writeback是将待写入memory的数据先放在cache中，直到cache位置将被替换时writeback到memory；请问如果核0写入了数据后使用了wb，但是wb 不是只在核0出现miss的情况下才会写到ddr3中;；那么核1使用时的数据会不会是核0还没有写会之前的数据；拜谢了
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帖子: 新人求教C6670CACHEwb机制
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数字信号处理器 (DSP) & ARM® 微处理器
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