当core0为主核，在其中启动core1~7。
core0利用STK例程keystone_common.c中的TSC delay函数可以正常延时。
core1~7则不行，检查发现读取TSCH/L寄存器时，读出数据为0。
core0不读取TSCH/L寄存器，core1~7读取TSCH/L寄存器时，读出数据仍为0。
这是为什么？怎样解决，谢谢！
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数字信号处理器 (DSP) & ARM® 微处理器
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